燒錄器在編程流程中是按照多么一個(gè)次第實(shí)行的：從上位機(jī)取下令數(shù)據(jù)→下令剖析→實(shí)行。這個(gè)流程是一個(gè)按次第循環(huán)實(shí)行的，對(duì)應(yīng)的操縱為取指、譯碼和實(shí)行，標(biāo)明如下：

    取指----從下令FIFO中取出指令。

   譯碼----依據(jù)指令，發(fā)作對(duì)應(yīng)的控制信號(hào)。

   實(shí)行----實(shí)行擦除、編程或許查驗(yàn)操縱，或許配置相關(guān)參數(shù)。
    

   假定沒(méi)有接納流水線技藝，每條下令都要顛末取指、譯碼和實(shí)行后才干中止下一條下令，這嚴(yán)峻影響系統(tǒng)的遵從。最致命的是，取指、譯碼和實(shí)行都不可以同時(shí)義務(wù)，只需完成取指之后才干譯碼，譯碼之后才干實(shí)行。

    因而，編程器做出了改動(dòng)，接納了“流水線”技藝。依據(jù)編程器的操縱方法，可以把義務(wù)流程分爲(wèi)取指、譯碼和實(shí)行叁部分，每一部分管任本人的義務(wù)。多么不只細(xì)化了整個(gè)義務(wù)流程，并且可以使叁部分同時(shí)義務(wù)，從而進(jìn)步了并行度，進(jìn)而進(jìn)步了義務(wù)遵從。在FPGA硬件完成上，這叁部分區(qū)分對(duì)應(yīng)叁個(gè)電路，而且在它們之間都拔出存放器組，構(gòu)成叁級(jí)流水線，多么在每個(gè)時(shí)鐘周期下，取指、譯碼和實(shí)行部分同時(shí)運(yùn)用上級(jí)傳上去的數(shù)據(jù)義務(wù)，而且在下一個(gè)周期把結(jié)果傳給存放器以供下一級(jí)電路運(yùn)用。在這個(gè)流程中，存放器起到了暫存結(jié)果的作用。

      相關(guān)的下令實(shí)行在時(shí)間上是交疊在一同的，也便是說(shuō)叁條下令同時(shí)義務(wù)(顛末初次耽誤之后)！比如在時(shí)辰T4，指令N+3在取值，指令N+2在譯碼，指令N+1實(shí)行。值得留意的是，在某暫時(shí)辰，它們固然同時(shí)義務(wù)，但操縱的都不是分歧條指令。別的，在每個(gè)周期，都有一條下令在“實(shí)行”，也便是說(shuō)一個(gè)周期發(fā)作一個(gè)結(jié)果，而無(wú)流水線技藝需求3個(gè)周期才有一個(gè)結(jié)果，相比之下，義務(wù)遵從進(jìn)步了3倍。可喜的是，流水線技藝會(huì)進(jìn)步頻率上限。

      總結(jié)：在方案上需求預(yù)算取值、譯碼和之下叁部分的延時(shí)，雖然做到它們之間的延時(shí)相稱或許接近，才干發(fā)揚(yáng)流水線的優(yōu)勢(shì)。別的，實(shí)踐上，流水線級(jí)數(shù)越多，義務(wù)頻率越快，遵從相對(duì)也高。